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摘要: 本课题通过使用Synopsys公司的Design Compiler(DC)软件进行ORCA IP的逻辑综合。采用SMIC的90nm工艺,从指定库,芯片工作环境设置,以及时序约束等方面编写DC的脚本,set time采用的是sc_max .db工艺(最坏)库,而在hold time采用的是sc_min.db(最好)库。Statget libraty库是sc_max.db,link_library库是sc_max .db;io_max.db;special_max.db;ram16*128_max.db;ram4*32_max.db;ram8*64_max.db;ram32*64_max.db,其中的symbol_library使用的是sc_max.sdb。在时序约束方面,课题设置的pclk(主时钟)周期是15ns,占空比是50%,其他时钟比如sys_clk的周期设置的是8ns,占空比是50%,sdr_clk时钟的周期是7.5ns,占空比是50%。项目在n6(nets)插入2buffer,SD_DDR_CLK多加了2ns的pre-CTS的延时。项目的网表和时序约束达到了公司的设计要求。 关键字:逻辑综合;时序约束;Design Compiler(DC);TCL
目录 摘要 ABSTRACT 第一章 绪论-1 1.1行业背景-1 1.2中国集成电路的困局-2 第二章 ASIC流程-3 2.1前端设计-3 2.1.1结构分析设计-3 2.1.2可测性设计-4 2.2后端设计-4 2.2.1自动布局布线-4 2.2.2设计规则(DRC)和版图电路图一致性检查(LVS)-5 第三章 ORCA IP的原理-6 3.1ORCA体系结构-6 3.2ORCA的结构-7 3.2.1计数器(pc)-8 3.2.2指令译码(decoder)-8 3.2.3堆栈指示器(sp)-9 第四章 ORCA IP逻辑综合-10 4.1项目使用的工具-10 4.2TCL脚本的编写-12 4.3DC实现逻辑综合-14 4.3.1读入文件-14 4.3.2配置的库-15 4.3.3实例唯一化-16 4.3.4设置ORCA IP的工作环境-17 4.3.5设置时钟约束-18 4.3.6逻辑综合-21 第五章 综合结果及其分析-24 5.1constraints-24 5.2网表-26 结束语-29 致 谢-30 参考文献-31 附 录-32 附录A ORCA IP的电路级描述-32 附录B 库文件命令-34 附录C 设置变量-34 附录D 线路规则-35 附录E 设置时钟约束-35 |