基于7nm工艺的高速显卡模块的后端物理实现.docx

资料分类:工业大学 上传会员:一抹彩虹 更新时间:2019-12-16
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摘要:随着特征尺寸的不断减小,进入纳米时代,集成电路的规模越大,数字集成电路的速度越来越快,后端物理实现包括数据导入,布局规划,标准单元格的摆放,时钟树综合,布线以及静态时序分析。本课题基于TSMC 7nm的工艺设计高速显卡模块,按工艺要求宏单元中间要留1个cpp的距离,如果两个宏单元加起来>60um就需要增加一个channel,channel中最少留2根Vdd,1根Vss。高速显卡模块是由gc_db_t、gc_vml2_t、gc_vml2_walker_t等416个模块构成Microsoft公司的GPU芯片中显示部分,项目模块是其中主要的gc_vml2_walker_t模块,其功能是实现GPU优化布线,它含有52个macros,约有120万的门,工作频率是2.35G,面积308112um2。

关键词:TSMC;布局布线;时钟树综合;高速;7nm

 

目录

摘要

ABSTRACT

第一章  绪论-1

1.1数字集成电路后端设计-1

1.2课题国内外动态及研究意义-1

1.3论文结构简介-2

第二章  数字后端设计-3

2.1数字后端流程-3

2.2数字后端设计平台-4

2.3 数字后端设计软件-6

2.4 TSMC的7nm工艺-8

第 三 章  高速显卡模块的后端物理实现-9

3.1 高速显卡模块-9

3.2 高速显卡模块设计中的输入文件-10

3.2.1 逻辑库类型-10

3.2.2 物理库类型-10

3.3高速显卡模块设计中的布局规划-11

3.4高速显卡模块设计中时钟树综合-12

3.5高速显卡模块设计中的绕线-14

3.6高速显卡模块设计中违例的情况-15

3.6.1建立时间违例的解决方法-15

3.6.2保持时间违例的解决方法-16

第四章  高速显卡模块的问题及解决方法-17

4.1高速显卡模块的布局规划问题-17

4.2高速显卡模块设计中Place阶段-19

4.3高速显卡模块设计中的时序问题-19

4.4高速显卡模块设计的绕线问题-21

结束语-23

致谢-24

参考文献-25

附  录-26

附录A 抓取Timing Path 的TCL脚本-26

附录B 抓取Timing Path 的结果-33

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上传会员 一抹彩虹 对本文的描述:数字后端设计中有三个方面比较重要,那就是面积、时序以及功耗[3]。面积是影响芯片设计的最重要的因素,面积越小,说明在一块流片上生产出来的芯片数量就越多。功耗是决定了芯......
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